Vitis Networking P4

概要

製品説明

Vitis Networking P4 は、FPGA ハードウェアをターゲットとするパケット処理データ プレーンの設計を効率化する高位設計環境です。P4 言語で記述されたデザインをAMD の FPGA デザイン ソリューションに変換するためのツールであり、ヘッダーとパケット処理を明示的に指定することで、新しいデータ プレーンを構築できます。Parsing エンジン、Match-Action エンジン、Deparsing エンジンなど特定の動作に対応する処理エンジンをサポートしており、アプリケーション要件に応じて生成されます。コンパイラでエンジンのカスタム データ プレーン アーキテクチャに制御フローをマッピングすることで、P4 デザインを実装します。このマッピング プロセスで適切なエンジンを選択し、P4 指定の処理に基づいて各エンジンをカスタマイズします。


主な機能と利点

Parsing、Deparsing、Match-Action などの多様なエンジンを含む階層的な Vitis Networking P4 システムを構築できます。

  • Parsing エンジンはパケットからヘッダー情報を抽出
  • Deparsing エンジンはパケット データを挿入、変更、削除することでパケット ヘッダーの内容を操作
  • Action エンジンは、外部からまたは内部のその他のエンジンからのパケットやデータに依存するメタデータを操作
  • Look-up エンジンは、完全一致 (BCAM)、最長一致 (LPM)、ターナリ一致 (TCAM)、RAM (ダイレクト) テーブルなどのパケット処理用ライブラリから生成したメモリ検索 IP コアをインスタンシエート
  • 最大 200Gb/s を達成する高性能なハードウェア実装システムを実現
  • 異なるクロック ドメインをサポートしているため、次に示す周波数でエンジンを動作させることが可能になります。
    • 通常、エンジンがパケットの読み出しや変更に使用するパケット データ バスのラインレート
    • 単一のルックアップなど 1 つのパケットに対して 1 回発生する機能に使用されるパケット レート
    • エンジンの制御と設定に使用されるメモリマップド制御インターフェイスのスピードである制御レート
  • RTL シミュレーションを実行する前に、高い抽象度のシステム シミュレーションを可能にするソフトウェア提供
  • エンジンのデータフローを同期させるためにバッファーを挿入するなど、バック プレッシャー機能を自動的に生成する。パケット バスのバック プレッシャー機能により、パケット処理を一時的に停止できる。
  • パケット インターフェイス用 AXI-Stream 信号プロトコル

詳細は、お近くの販売代理店までお問い合せください。


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資料
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