量産対応デバイス:

• Versal HBM: XCVH1742 および XCVH1782
• Versal プレミアム: XQVP1502、XQVP1202、XQVP1402

• SLR をまたぐ自動配置配線機能により、Versal プレミアムおよび Versal HBM デバイスを使用するデザインの性能が向上
• マルチスレッド サポートにより、デバイス イメージの生成プロセスが高速化

• IP インテグレーターに Versal デバイス向けのアドレス パスを可視化する新しい GUI ウィンドウを追加
• BD における手動割り当てアドレス ロック機能 (IP インテグレーター)

• Versal デバイスの DFX フロアプランの視覚化を改善
• Versal モノリシック デバイスの同じデザインで Tandem+DFX のサポートを追加
• UltraScale+ デバイスにおける Queue DMA IP の Tandem コンフィギュレーションを拡張サポート

• SystemC ユーザー向けに Vivado XSIM で VCD をサポート
• UltraScale+ デバイス用の STAPL ファイルをサポート
• サードパーティ シミュレータのサポート アップデート

• 量産対応デバイス
  
  • Versal AI コア デバイス: XQVC1702

• コード カバレッジ サポート​
• サードパーティ ツール向けにシミュレーション ツールをアップデート
• エクスポート シミュレーション フローのサポートを強化

• ビットストリーム生成におけるマルチスレッド処理 (Versal 向け拡張機能)
• 配置配線中の柔軟な MARK_DEBUG 処理
• 配置後の物理的な最適化
• VHDL-2019 サポート

• Versal および UltraScale+ デバイス向けに向上された IDR (インテリジェント デザイン ラン)
• RQA (QoR レポート) 改善

• AXI デバッグ ハブの BSCAN フォールバック - Versal
  
• DFX デバッグの挿入フロー対応 - Versal

PCIe サブシステム

• Linux および DPDK 向けの CPM5 x86 ホスト ドライバー
• QDMA v5.0 のパフォーマンスを向上

有線

• Versal プレミアムで DCMAC、HSC、QSGMII をサポート
• MRMAC FEC 機能とハード実装された Interlaken を使用する Versal 400G RS-FEC

無線

• RFSoC DFE IP - 新しい FT PRACH IP、マルチバンド向けにアップデートされた PRACH IP、評価ツールの使いやすさ向上
• マクロ/小規模セル向けに ORAN-PL のリソースを削減
• マルチバンドのサポート強化

メモリ

• Versal HBMZE パブリック アクセス
• HBM2E システム C シミュレーション

インフラストラクチャ、エンベデッド、GT ウィザード

• ソフトウェアの CAN および AXI ストリーム FIFO における ECC 有効化

マルチメディア

• DisplayPort 2.1 Tx
• ZU+ デバイスにおける HDMI 2.1 仕様準拠
• MPI CSI RX IP および DSP IP 強化
• VEK280 を使用する新しい MIPI CSI -2 RX のサンプル デザイン
• VDU の一般アクセス

• Vivado ML エンタープライズ エディションで使用できるデバイス
  • Versal™ プレミアム シリーズ: XCVP1702、XCVP1802、XCVP1102

• スタンダードおよびエンタープライズ エディションで使用できるデバイス
  • Kria™ SOM: XCK24

• 量産対応デバイス
  • Versal プレミアム シリーズ: XCVP1202
  • Versal プライム シリーズ: XCVM1502
  • Versal AI コア シリーズ: XCVC1702、CVC1502

• インストール フットプリントを 25% 削減

インフラおよびエンベデッド

• PL に含まれる AXI エージェントを保護するためのソフト EPU (Endpoint Protection Unit) IP

ストレージ

• ERNIC (Embedded RDMA enabled NIC) IP が最大 2k Queue Pairs (QP) をサポート

ギガビット トランシーバー (GT) ウィザード

• Versal GTM が低密度/高密度でのレート切り替えに対応
• Versal GTY/GTYP の 16 種類のコンフィギュレーション (内部 BRAM の容量に制限あり)

有線

• 100G Multi-rate Ethernet MAC Subsystem (MRMAC)
  • 100G イーサネット 106G シリアル レーンに対応
• 600G Multi-rate Ethernet MAC Subsystem (DCMAC)
  • レーンごとに 100GE、200GE、400GE 106G シリアルをサポート
• Aurora 64B/66B 
  • Versal プレミアムで 16 レーンの GTYP または GTM (Gigabit Transceiver Module) をサポート

無線

• Zynq™ RFSoC DFE IP が更新: チャネル フィルターおよび DUC-DDC UL/DL の共有
• Zynq RFSoC DFE DPD が更新: PL リソース削減
• Zynq RFSoC DFE O-RU TRD: Low PHY プロセッシングのみ

PCIe® サブシステム

• Linux および DPDK 向けの CPM5 x86 ホスト ドライバーを GitHub で一般公開
• Versal CPM5 PCIe BMD シミュレーション デザイン (CED Store で提供)
• Versal CPM Tandem PCIe デザイン (CED Store で提供)
• QDMA v5.0 の性能/リソース使用率向上

マルチメディア

• ソフト IP とビデオ デコーダー ユニット (VDU) の Versal AI エッジ イネーブルメント
• 量産対応 Warp Processor IP
• Ultra HD 8K マルチメディアソリューションの実現
  • HDMI2.1
  • Video Mixer IP 

• IP インテグレーターで AXI ストリーミング NoC MxN をサポート
• アドレス リマップ機能
• Vivado のデフォルト構文チェック
• アドレス パスの可視化
• XCI ファイルのフォーマット変換 (XML から JSON へ)

• System Verilog のインターフェイス クラスをサポート
• tcl コマンドとオブジェクト ウィンドウでリファレンス型 System Verilog オブジェクトのデバッグ サポート
• VHDL-2008 サポート

• 新しい Versal アーキテクチャでの PCIe デバッガーのサポート
  • VP1502
  • VP1702
  • VP1802
• Versal HBM デバイスでの HBM2E デバッガーのサポート
• 新しい Versal アーキテクチャでの Integrated Bit Error Ratio Tester (IBERT) のサポート
  • VP1502
  • VP1702
  • VP1802

• 高ファンアウト ネットに対する QoR の最適化
• ハード IP ブロックに対するプレーサー レプリケーション
• SSI デザイン向けの 2 つの新しいパーティション制約
• 配線密集を緩和するための LUT 分解オプション
• モノリシックな Versal デバイスのインクリメンタルな実装が可能
• Versal デバイスの ECO フローをサポート

• QoR 評価レポートに新しい項目を追加
• インテリジェント デザイン ラン (IDR) を有効にした場合、Versal デザインの QoR が平均 5% 向上 

• SSI デバイスの DFX サポート
• Versal プレミアムおよび Versal HBM デバイスの抽象化シェル サポート
• プロジェクト ベース モードの抽象化シェル サポート

次のデバイスは、Vivado ML エンタープライス エディションでご利用いただけます。

• 防衛グレード Versal AI コア シリーズ: XQVC1902
• 宇宙グレード Versal AI コア シリーズ: XQRVC1902
• Versal AI コア シリーズ: XCVC1702、CVC1502
• Versal AI エッジ シリーズ: XCVE1752
• 防衛グレード Versal プライム シリーズ: XQVM1802
• Versal プライム シリーズ: XCVM1402、XCVM1302、XCVM1502
• Versal プレミアム シリーズ: XCVP1202

次のデバイスは、スタンダート エディションおよびエンタープライス エディションでご利用いただけます。

• Artix UltraScale+: XCAU15P、XCAU10P
• Zynq UltraScale+ MPSoC: XAZU1EG

無線

• Versal プレミアム サポート:
  • 600G Ethernet Subsystem
  • RS-FEC 付き 600G Interlaken
  • High Speed Crypto Engine (HSC) Subsystem
  • Aurora 64B/66B NRZ GTM
  • JESD204C 64B/66B GTM
• Aurora 8B/10B (Artix UltraScale+ GTH)
•  GTM 64G Ethernet PAM4 プリセット
•  GTM XSR (Extra Short Range) プリセット

• ML ベースのリソース使用率概算
• リビジョン管理にシンプルなフォーマット
• モジュール参照機能が強化
  • モジュール参照としてブロック デザイン (BD) を別の BD に追加
• CIPS ブロック オートメーションで DDR と LPDDR が同時サポート
• 2022.1 で Versal ハード ブロック プランナー ツールがプロダクション対応

• 集合体のスライス – VHDL2008
• [Scopes] ビューで SystemC のデザイン ユニット名

• 設計手法の違反を警告
  • 違反のあるデザインを開くと警告メッセージが表示される
• インタラクティブな QoR アセスメント レポート
  • デザイン ランで RQA (Report QoR Assessment) のスコアが表示される
• プロジェクト内でタイミング クロージャの達成が容易になる
  • Versal デバイスでは、ML ストラテジや IDR (インテリジェント デザイン ラン) を利用できる
• Automatic QoR Suggestions フロー
  • タイミングを満たすことが難しいデザインの繰り返し作業に有効
• Vivado により Versal QoR が向上
  • QoR が平均 5-8%

• Versal H10 の IBERT および PCIe デバッガーをサポート
• Versal ILA と Storage Qualification によるスタートアップ時のトリガーをサポート
• ChipScopy の強化

次のデバイスは、Vivado ML エンタープライス エディションおよびスタンダード エディションでご利用いただけます。

• Artix UltraScale+ デバイス: XCAU20P および XCAU25P

タイミングおよび QoR の機能強化:

• 高位のスループット制約を入力できる
• HLS のタイミング見積もり精度が向上: HLS がタイミング クロージャをレポートするときには、Vivado の RTL 合成でもタイミングを満たしている

使いやすさが向上

C 合成レポートにインターフェイス アダプター レポートを追加:

• インターフェイス アダプターがデザインに与えるリソース インパクトについて、ユーザーが把握する必要がある
• インターフェイス アダプターにはデザインの QoR に影響を与える可変のプロパティがある
• これらのプロパティの中には、ユーザーに報告すべき関連付けられたユーザー制御がある
• bind_op レポートと bind_storage レポートのテキスト版を提供

解析およびレポート

関数呼び出しグラフ ビューアーの新機能:

• マウス ドラッグによる拡大/縮小機能
• グラフ全体を表示し、部分的に拡大表示できる Overview 機能
• シミュレーション データと共にすべての関数とループが表示される

シミュレーション後に Timeline Trace ビューアーが利用可能になりました。このビューアーでデザインのランタイム プロファイルを表示できます。ユーザーは Vitis HLS GUI からそのままアクセス可能です。

• Versal プレミアムの GTM は 600G Interlaken のプリセットをサポート
• Versal プレミアムの GTM は 100GE のプリセットをサポート
• 新しい Versal プレミアムの統合 600G Interlaken シミュレーション サポート
• Versal デバイスで新たに EPC IP がサポート
• XPM メモリと XPM FIFO が混合 RAM モードをサポート
  ram_style = "mixed" を使用
• ロスレス圧縮 IP が強化された解凍モードをサポート。LUT を追加することでスループットが 2 倍に向上
• Artix UltraScale+ FPGA の PCIe サブシステム サポートをリリース
• Versal アダプティブ SoC 向けの PCIe サブシステム デバイス サポートを拡張

インテリジェント デザイン ラン (IDR)

• レポート コンテンツが改善
  • 無関係なテーブル エントリや非アクティブなリンクを削除
  • 全ステージのデザイン統計情報を追加
• 右クリックのメニューからビットストリームの生成が可能
• 右クリックのメニューから Run を終了させることが可能

ML で -directive オプションの指示子が予測される

• place_design 実行時にパフォーマンスの上位 3 つの指示子が予測される
• place_design -directive オプションに値を付けて使用: Auto_1、Auto_2、Auto_3

• Versal™ AI コア シリーズ: XCVC1902、XCVC1802
• Versal プライム シリーズ: XCVM1802
• Virtex™ UltraScale+™ HBM デバイス:​XCVU57P

• Flexlm 11.17.2.0 にアップグレード
  • 64 ビット版の Linux および Windows のみ対応
  • フローティング ライセンスをご利用の方は、ライセンス ユーティリティを Flexlm 11.17.2.0 にアップグレードする必要がある

• ブロック デザイン コンテナー
  • 2021.1 は、ブロック デザイン コンテナーのプロダクション リリース
  • 再利用可能なモジュール設計が可能
  • チームベースのデザインが可能
  • プロジェクト モードで DFX フローが可能
  • シミュレーションや合成でバリアントの指定が可能
  • 最上位 BD からの BDC のアドレス管理
• Vivado ストア​
  • GitHub​ からボードおよびサンプル デザインをダウンロード
  • サードパーティのボード パートナーは、Vivado のリリースと非同期的にこれらのリポジトリへ貢献することが可能
• IP/IP インテグレーターのリビジョン管理機能が向上​
  • 古い Vivado プロジェクトを新しいディレクトリ構造に移行
• CIPS 3.0 ​
  • CIPS IP のアーキテクチャを階層構造に再構成
  • 新しいモジュラー ユーザー インターフェイス
• Vivado テキスト エディター – Sigasi Backend​
  • サポートする言語サーバー プロトコル:​
    • オートコンプリート​
    • 定義に移動/ 使用箇所の検索
    • ツール ヒント
    • インデント (レンジは VHDL のみ)
    • 入力時の構文エラーと警告
    • コード折り畳み
    • セマンティック ハイライト
• CIPS および NoC 向けの IPI 設計支援
  • NoC および CIPS の接続をサポートする直感的なブロック オートメーション機能
  • DDR や LPDDR など、利用できるすべてのメモリ (デバイスに接続されたメモリやボード上のメモリ) にアクセスするデザインを簡単に構築
• 相互接続における 2 の累乗以外のアドレス割り当て​
  • IP インテグレーターでは、1 つ以上の SmartConnect IP を使用してアドレス パスに 2 の累乗以外のアドレス割り当てが可能

• IP パッケージャーの改善点​
  • パッケージャーのカスタマー エクスペリエンスが向上​
    • IP インテグレーターを使用するカスタム インターフェイスの接続性 / カスタム IP​
    • パッケージャーの XPM メモリ
    • ディレクトリから IP をパッケージ化することで、パッケージャーでファイルを SV または VHDL-2008 としてタグ付け可能
  • Vitis カーネルとしてパッケージ化された RTL IP のプロダクション リリース
    • IP パッケージャー内のカーネル固有の DRC
    • 使いやすさ
    • Vitis カーネルで使用するためにパッケージ化された IP のメタデータを保存

• IP の機能強化 - データセンター​
  • PCIe サブシステム​
    • Versal プレミアムで CPM5、PL PCIE5、および GTYP のアーリー アクセス サポート
    • Versal CIPS Verification IP (VIP) でのシミュレーションで CPM4 をサポート
  • アルゴリズムを用いた CAM IP
    • EA (UltraScale+ デバイス)
  • 動的読み出しモード機能の AXI IIC が改善
  • SmartConnect が 2 の累乗以外のアドレス範囲をサポート
  • XilSEM ライブラリ API リリース & 資料 (UG643)
  • UltraScale+ デバイス ファミリの SEM IP コアがサポートするデバイスを追加

• IP の機能強化 – ビデオおよび画像;​
  • ビデオおよび画像インターフェイス IP​
    • CSI TX サブシステムが YUV422 10bit に対応
    • DisplayPort サブシステムに HDCP2.2/2.3 リピーター機能のサポートを追加
    • HDMI2.1 (アクセス制御) でダイナミック HDR がサポート。ゲーミング機能 (VRR、FVA、QMS、ALLM) が強化
  • 新しい IP: イメージをデジタルに操作するひずみ補正プロセッサ
    • 台形補正、たる型/糸巻き型ひずみ補正、任意の補正
    • スケーリング: 0.5x、1x、2x 回転: -90 ～ +90 度
    • 320x240 ～ 3840x2160 の解像度、マルチチャネル対応
    • 入/出力: 8/10/12 bpc YUV、RGB

• IP の機能強化 - ワイヤード
  • 100G マルチレート イーサネット サブシステム - MRMAC
    • 10G/25G/40G/50G/100G Ethernet NRZ GTM ​
    • MRMAC 25G Ethernet (–1LP)
       
• IP の機能強化 - ワイヤレス  ​
  • O-RAN  ​
    • IP コアにおけるスタティック/ダイナミック圧縮および解凍機能 (BFP + 変調)
    • LTE Section Extension Type 3 をサポートし、シングル インターフェイスで外部の LTE プリコーディング ブロックへ接続するための新しいインターフェイス
    • 従来の Symbol 単位のマッピングに加え、Slot 単位の Beam ID マッピングにも対応
    • DL Section Type 3 メッセージをサポート
    • PDxCH BID ポートに Section Type 0 を追加
    • 最大イーサネット パケット サイズが 16000 バイトに増加 (9600 バイトのジャンボ フレームをサポート)

• IP の機能強化 - ストレージ​
  • NVMeHA が Versal および VU23P デバイスをサポート
  • NVMeTC が Versal および VU23P デバイスをサポート
  • ERNIC が Versal をサポート​
    • MRMAC​ へのネイティブ接続
  • AES-XTS は特別なリクエストに応じて利用可能

• IP の機能強化 - XPM
  • XPM_Memory と EMG がすべての URAM サイズをサポート
  • XPM_Memory と EMG が混合 RAM の組み合わせをサポート​
    •  ram_style = "mixed"​  を使用
  • XPM_Memory および XPM_FIFO でアサーションを無効にして、より広範なシミュレーションをサポート
    •  DISABLE_XPM_ASSERTIONS の定義を追加

• IP の機能強化 - GT Wizard 
  • Versal GTY Wizard がプロダクションになる
  • Versal GTYP Wizard を EA として提供
  • Versal GTM Wizard を EA として提供

• Vitis HLS  2021.1 – プロダクション Versal をサポート
• DSP ブロックのネイティブ浮動小数点演算用に Versal タイミング キャリブレーションと新しい制御機能
• 低ファンアウト ロジックでフラッシュ可能なパイプライン オプション (フリーランニング パイプライン - frp)
• 機能強化された自動メモリ パーティショニング アルゴリズムと新しい confi g_array_partition オプション
• GUI に新しい Flow Navigator を追加。合成/解析/デバッグ用の統合ビュー
• Vitis フローのエンドレスなストリーミング カーネルにより、ランタイム オーバーヘッドを抑えることができる
• 関数呼び出しグラフ ビューアー (II、レイテンシ、DSP/BRAM 使用率のヒートマップ付き)
• BIND_OP および BIND_STORAGE 用の新しい合成レポート セクション
• データ駆動型プラグマのハンドリングを改善し、一貫性が向上
• Vivado のレポートおよび新しいエクスポート IP ウィジェットを使用して Vivado にオプションを渡す
• GUI の情報を反映する C 合成後の新しいテキスト レポート

ML モデルの統合

• 機械学習モデルによる最適化の予測と選択​
  • Versal デザインのコンパイルが 30% 高速化

新しい合成機能

• ヘテロジニアスな RAM マッピングに対応する XPM_MEMORY ​
  • すべてのデバイス リソース タイプ (UltraRAM、ブロック RAM、LUTRAM) を使用してマッピングされたメモリ アレイ
  • すべてのリソースを最も効率的に使用
  • パラメーターまたはジェネリックを使用: MEMORY_PRIMITIVE(“mixed”)
  • WRITE_MODE = NO_CHANGE​ のサポートなし
  • VHDL-2008: to_string() 関数をサポート
  • ログ レポートには IP のジェネリック/パラメーターの RTL オーバーライドが含まれる

インプリメンテーションにおける機械学習モデル

• 配線密集や配線遅延を予測
• 配置ベースの予測に対して最適な配線が行われるため、Fmax が向上し、コンパイル時間も短縮できる

opt_design -resynth_remap​

• ロジック段数を低減する新しいタイミング ドリブンのロジック コーン再合成最適化

XDC プロパティを使用して、配置プロセス中に LUT とレジスタを手動でリタイミング

• PSIP_RETIMING_BACKWARD​
• PSIP_RETIMING_FORWARD

Versal デバイスの新機能

• デバイスを起動する前にクロック ネットワーク遅延タップを調整してスキューを最小化するキャリブレーション済みのスキュー調整機能
• パイプラインの自動挿入でパス上のクロックを高速化​
  • PL と NoC 間、および PL と AI エンジン間
  • AXI Regslice IP から、またはオートパイプラインのプロパティから利用可能
  • パイプライン パスにレイテンシを追加
• シフトレジスタ プリミティブ (SRL) を用いた弾性パイプライン​
  • 多くのパイプライン ステージを保持する SRL を中心にパイプラインが構築される
  • ソースとデスティネーションの配置に基づいて配置機能によって理想的なパイプラインが構築される
  • SRL からパイプライン ステージを引き出して、より広範囲をカバーできる
  • パイプラインを小さくして短距離化するには、パイプライン ステージを SRL 内に戻す
  • パイプライン処理されたパスのレイテンシを保持

IDR (インテリジェント デザイン ラン):

• IDR (インテリジェント デザイン ラン) により、プッシュボタン操作で最新の自動化されたタイミング クロージャ フローを利用可能
  • report_qor_suggestions​
  • ML ストラテジの予測
  • インクリメンタル コンパイル
• Vivado プロジェクトで利用可能で、タイミングを満たさなかったインプリメンテーション ランを右クリック メニューで選択すると起動する。​IDR レポートのダッシュボードには、フローの進捗状況が詳細に表示され、関連するレポートへのハイパーリンクが提供される。
  • QoR ゲインは平均 10%

RQS (QoR 推奨項目レポート) の改善点​

• DFX を意識した QoR 推奨項目​
  • スタティック ロジックがロックされている場合に DFX モジュールでのみ提供される
  • DFX 境界を無視した推奨は禁止
  • 合成の推奨は 「global」 または 「out-of-context」 での run に正しくスコープされる
• インタラクティブな RQS (report_qor_suggestions) GUI レポートに Assessment が含まれる

タイミング レポートの設計手法違反

• タイミング レポートに Report Methodology のサマリが含まれる
  • 設計手法違反への注意喚起​
  • 設計手法違反の注意喚起を無視するとタイミング エラーが生じる可能性がある
• 最新の report_methodology ランからの設計手法違反のサマリが含まれる
  • デザイン チェックポイントを使用して保存された設計手法違反のサマリ

新しい制約レポート機能

• report_constant_path: セルやピンで確認される一定の論理値のソースを特定するための新しいコマンド​
  • report_constant_path ​
  • report_constant_path -of_objects [get_constant_path ]

Versal DFX

• Versal DFX フローはプロダクション ステータスで利用可能​
  • DFX デザインをコンパイル (ブロック デザインの作成、デバイス イメージの作成)
  • Vivado IPI Block Design Containers (BDC) を使用して Versal DFX デザインを作成する
• UltraScale や UltraScale+ と同様に、Versal で DFX IP を利用​
  • 非 NoC インターフェイスを分離するための DFX Decoupler IP、DFX AXI Shutdown Manager IP
• すべてのプログラマブル ロジックは部分的に再構成可能
  • NoC から、クロック、ハード ブロックまで
• AIE フルアレイの Dynamic Function eXchange をサポート
  • Vitis プラットフォーム フローでサポート

DFX の BDC

• IP インテグレーターでリリースされた DFX 用のブロック デザイン コンテナー (BDC)
  • Versal のすべてのアーキテクチャをサポート
• ブロック デザインの中にブロック デザインを配置して、DFX デザインを作成/処理する​
  • UG947 - Zynq UltraScale+ および Versal デバイス用の IP インテグレーター BDC チュートリアル
  • DFX チュートリアルも GitHub に追加される

DFX を使用する従来の SoC ブート フロー

• Versal デザインで従来の SoC ブート フローを利用可能
  • プログラマブル ロジックをロードする前に、DDR ベースのプロセッシング サブシステムとメモリをすばやく起動して Linux を実行できる
  • Zynq ブート フローをエミュレートするため、Versal のプログラミング イベントを分離する
  • このフローでは Pblock の自動生成が使用される
  • CPM との互換性なし

CPM4 の Versal tandem コンフィギュレーション

• CPM4 用の Tandem PROM および Tandem PCIe をサポート
• PCIe エンドポイントのコンフィギュレーション時間を 120 ms にする必要がある場合、
  CIPS のカスタマイズ GUI で Tandem コンフィギュレーション モードを選択可
  • Tandem PROM – いずれのステージもフラッシュから読み込む​
  • Tandem PCIe – フラッシュからステージ 1 を読み込む
    ステージ 2 は DMA を介して PCIe リンクから読み込む
  •  注記 – 標準ブート

UltraScale+ でネストされた DFX デザイン用の抽象化シェルをサポート

• ネストされた DFX を使用して、リコンフィギャラブル パーティション (RP) を複数のネストされた RP に細分化する (pr_subdivide)
• ネストされた RP ごとに抽象化シェルを作成する (write_abstract_shell)
• 抽象化シェルを使用することで、ネストされた RP のインプリメンテーションを高速化する

• VHDL-2008 の機能強化​
  • 制約のない配列
  • 条件演算子
  • 単項のリダクション演算子
• コード カバレッジ サポート​
  
  • write_xsim_coverage コマンドによる中間カバレッジ データベースの書き込みサポート

SmartLynq+ モジュール

• Versal 高速デバッグポート (HSDP) に最適化​
  • デバイスのプログラミングやメモリ アクセスの高速化
  • 高速データ アップロード/ダウンロード
  • データ ストレージ: モジュール上の 14 GB DDR メモリ
• 高速デバッグ ポート (HSDP) のサポート
  • USB-C コネクタを使用する Aurora ベース HSDP への接続に対応
• PC4 および USB ベースの JTAG
• シリアル UART 対応

ChipScopy

• ChipScope 用オープンソース Python API​
  • Versal デバイスおよびデバッグ コアの制御と通信
  • Vivado を使用する必要はない - PDI/LTX が必要
  • 利点​
    • カスタム デバッグ インターフェイスを構築
    • python エコシステムとのインターフェイス