Vivado の新機能

 

リリース バージョンをクリックすると、各リリースの新機能を確認できます。


2019.2

デバイス サポート

次のデバイスは、プロダクション ステータスになっています。

  • Virtex UltraScale+ HBM:- XCVU31P、XCVU33P、XCVU35P、XCVU37P

インストールおよびライセンス取得

  • すべてのザイリンクス ツールをより簡単にインストールするため、ザイリンクス統合インストーラーを導入しています。単一の統合インストーラーで、Vitis、Vivado、クラウド運用向けのオンプレミス インストール、Bootgen、Lab Edition、ハードウェアサーバー、Document Navigator など、すべてのザイリンクス ツールをインストールできます。

IDE の機能強化

  • テキスト エディターの次世代 Linter (Sigasi ベース)​
    • 構文チェック機能の改善
    • オートコンプリート
    • 定義に移動
    • 使用箇所の検索
    • オート フォーマット/インデント
    • プロジェクト設定で有効化

Model Composer

  • ベクトル信号の次元サポートが改善: デザイン内のベクトル [N] 信号を処理するためのコード生成インフラが改善され、性能が向上。
  • ベクトル パラメーター用に強化された Constant ブロック: Simulink ライブラリの Constant ブロックと同様に、ベクトル パラメーターを 1 次元として解釈するオプションをサポート。
  • 最適化された DSP ブロックを使用した新しいサンプル デザイン
    • 2D-FFT による MRI の画像再構成
    • FIR ブロックを使用したローパス フィルター デザイン
    • FIR ブロックを使用した画像平滑化フィルター
  • C/C++ 関数のインポート機能が強化: 診断ビューアーに表示されるエラー/警告メッセージが改善され、カスタム コードのトラブルシューティングが強化。
  • IP カタログ エクスポート タイプの IP プロパティをカスタマイズ: 合成されたデザインから、パッケージ化されている IP の名称、バージョン、ハードウェア記述言語 (VHDL または Verilog) などの IP プロパティを指定。
  • [Device Chooser] の検索機能:Model Composer Hub ブロックの [Device Chooser] ダイアログ ボックスを使用し、条件に基づいてデバイスとボードをすばやく検索。
  • マルチチャネル処理をサポートする FIR ブロック: FIR ブロックの機能強化により、マルチチャネル フィルタリング動作の場合、独立したデータ チャネルとして入力信号の列を処理。
  • サポートされる MATLAB バージョン: R2018a、R20187b、R2019a

IP インテグレーター

  • Versal サポートおよび IP を使用する場合の GT ウィザードでのブロック オートメーション。1 つの GT クワッド内に複数の IP プロトコルを使用可能。
  • ネットやブロックの非表示または色分け機能により、ブロック図の見やすさが向上。

IP の機能強化

  • SmartConnect の機能強化​
    • 新しいエリア最適化機能により、より小さなスイッチ コンフィギュレーションが実現
    • LinkBlaze トポロジをサポート
    • SystemC モデルを利用可能
  • UltraScale+ デバイス向けの URAM Readback/Writeback IP
    • デバッグで URAM データへのアクセス問題を解決
    • データの初期化が可能
  • HBICAP
    • エンベデッド プロセッサが、内部コンフィギュレーション アクセス ポート ( ICAPEx) を介して FPGA コンフィギュレーション メモリにアクセス可能
    • 動作中にユーザーが回路機能を変更可能
  • FIR Compiler
    • Versal の最適化により、DSP58 の新機能と広帯域バスが実現
  • Discrete Fourier Transform (DFT)
    • 5G 用に機能強化
    • 38.211 に対応するために、すべてのポイント サイズをサポート
    • 2019.2 に非同期リリース (EA のみ)
  • LTE Downlink Channel Encoder
    • バグ修正: 特定サイクルで tvalid 入力がディアサートされた場合に不正なビヘイビアーが生じる問題を修正
  • ビデオ処理/画像処理 IP
    • MIPI DSI TX: 2.5Gb/s DPHY および DCS ロング パケットのサポートを追加
    • MIPI CSI RX: レジスタ インターフェイスの削除による新しいリソース最適化オプション
    • Spartan 701 ベース MIPI CSI RX to DSI TX アプリケーションのサンプル デザイン
    • DisplayPort Subsystem: HDCP2.2 サンプル デザイン
    • SDI Subsystem における YUV 444 のサポートを追加

RTL 合成

  • SystemVerilog 仮想インターフェイスをサポート
  • VHDL 言語サポートを強化
    • TIME 物理タイプをサポート
    • 機能のコンパイル時間が短縮
    • エラー処理が改善
  • XPM_MEMORY​
    • 非対称 RAM の出力レジスタに非同期リセット
    • ブロック RAM と UltraRAM の両方でサポート
  • MARK_DEBUG ピンを使用してインスタンスを最適化
    • 以前は DONT_TOUCH として処理
  • SRL へのマップを有効にするため、レジスタ パイプラインの制御セットをリタイミング

インプリメンテーション

  • Dynamic Function eXchange (DFX)​
    • パーシャル リコンフィギュレーション (PR) は、DFX ソリューション ソリューションの一部
      • DFX には、シリコン機能、Vivado デザイン フロー、パーシャル リコンフィギュレーション IP など、その他多くの機能が含まれる
      • 7 シリーズから Versal まですべてのアーキテクチャ
      • 今後のリリースで機能をさらに追加
      • 詳細は、こちらを参照
    • AXI 広帯域幅 ICAP インターフェイス IP​
      • 1 トランザクションあたり 256 ビートの AXI 読み出し/書き込みバーストをサポート
      • 1 トランザクションあたりのバースト転送数が無制限な読み出し用データパスにオプションの AXI4-Stream マスター インターフェイス
      • メモリ マップド AXI4 スレーブ インターフェイス
      • 最大 230 バイトの書き込みおよび読み出し転送をサポート
      • 詳細は、 PG349 ​を参照
  • インプリメンテーション デザイン フロー
    • Vivado インプリメンテーション デフォルト ストラテジにより、PhysOpt がデフォルトで有効
    • 新しい phys_opt のデフォルト指示子
      • 以前のリリースよりも最適化されたパスが少ない
      • タイミングのずれへの対処にフォーカス
      • 高速ランタイム
    • Physical-Synthesis-in-Placer (PSIP) に LUT 結合による最適化機能が追加
    • opt_design における BUFG/CE パスの新しい最適化
      • クロック スキューを低減してタイミング クロージャを達成
  • デザイン解析およびタイミング クロージャ​
    • RQS ストラテジの予測
      • ML を使用して、上位 3 つの実装ストラテジを予測
      • report_qor_suggestions -strategy
    • RQA (Report_Qor_Assessment)​
      • インクリメンタル コンパイルおよび RQS 実装ストラテジの使用に関するガイダンスを提供
      • report_failfast サマリを使用して、実装前にデザインの問題点を確認
    • 新しい配線密集性の指標: 密集レベルをより視覚化 (Windows → Metrics)
    • LUTRAM レポートに report_ram_utilization が追加
    • 新しい UltraFast 設計手法で、MMCM 間の安全でない CDC をチェック
  • インクリメンタル コンパイル
    • インクリメンタル インプリメンテーションの指示子
      • Quick: 最小限のタイミング エフォート レベルで最速ランタイムを達成する
      • RuntimeOptimized: タイミングを維持しながら高速ランタイムを達成する
      • TimingClosure: タイミングを満たす
      • 配置配線の指示子を変更する必要なし
        • ツールが自動で判断し、インクリメンタルまたは既存の指示子を使用するデフォルト設定で実行
    • インクリメンタル インプリメンテーション フローの phys_opt_design の性能が改善
      • より正確に最適化される
      • 全体的に配置配線情報の再利用レベルが向上
    • インクリメンタル合成: デザインの再利用で synth_design オプションの変更が検討される

Vivado シミュレータ

シミュレーション

  • ユーザーが UVM ベースのテストベンチを使用して高品質の検証環境を構築できるように、Vivado Simulator (XSIM) で UVM 1.2 をサポート

 

2019.1

デバイス サポート

このリリースでは次のプロダクション デバイスがサポートされます。

  • 航空宇宙グレード Kintex UltraScale: XQRKU060
  • XA Kintex-7: XA7K160T
  • Virtex UltraScale+ HBM (-3):- XCVU31P、XCVU33P、XCVU35P、XCVU37P

Vivado ツール

  • 一般

    • ザイリンクス ツールをインストールする場合にコマンドラインを使用するウェブ インストーラーのサポートが追加され、ユーザー エクスペリエンスと生産性が向上
    • ディスク使用量の最適化により、Vivado ツールのインストール フットプリントを最小限に抑える
    • ザイリンクスは Vivado ツール用 DVD の提供を中止

  • System Generator for DSP

    • 新しい 2 つの SSR (Super-Sample Rate) ブロック: Zynq UltraScale+ RFSoC デバイスを含むザイリンクス デバイス向け SSR (Super-Sample Rate) デザインを構築するための Vector Assert ブロックと Vector Relational ブロックがザイリンクス SSR ブロック ライブラリに追加。SSR デザインおよび新しいブロック ライブラリの詳細は、ユーザー ガイドを参照
    • サポートされる MATLAB バージョン: R2018a、R20187b、R2019a

  • Vivado 高位合成

    • C 関数はブラック ボックスとしてタグ付け可能で、ユーザーが提供する同等の RTL モジュールに置き換えられる
    • 新しい、安定したプラグマ/ディレクティブを使用して配列の複数リーダーをサポートするようにデータフローの適用範囲を拡張可能
    • 並列実行を向上させるために、stream プラグマ/ディレクティブで一連のデータフロー上のピンポン バッファーを指定可能
    • メモリ用に変更した resource プラグマ/ディレクティブによってストレージ タイプとレイテンシの指定が可能
    • スループットを向上させるために、ap_ctrl_none を設定してデータフロー領域のスコープを指定
    • C ライブラリ
      • C++ テンプレートの SSR (super sample rate) FFT 関数。各クロック サイクルで複数のデータ サンプル (整数/固定小数点) をサポートするシストリック アーキテクチャ
      • xfOpenCV による OpenCV サポート強化 (リリース ノート)
      • すべての Math.h 関数は、固定小数点データ型用にネイティブに最適化される

  • RTL 合成

    • パッケージのジェネリック、エンティティのジェネリック型、およびジェネリックの関数など、VHDL-2008 の機能を追加
    • Vivado プロジェクトでオプションの自動インクリメンタル モードを使用してインクリメンタル合成が可能

  • Model Composer

    • DSP ブロック ライブラリ: Model Composer で信号処理アルゴリズムを設計および実装するための新しい FFT、IFFT、および FIR ブロックを利用可能
    • スループット制御の機能強化: スループット制御用に広範なブロックがサポートされている。サポートされているブロックを使用してデザインを構築し、その後、デザインに構造を変更することなくインプリメンテーションのスループット要件を制御可能
    • ストリーミング データをサポートするその他のブロック:ストリーミング データの動作をサポートする広範なブロックセットを使用して、高スループット要件に対応するアルゴリズムを設計および実装。例: Look-up Table、Delay、Matrix Multiply、Submatrix
    • C/C++ 関数のインポートで Complex 型のサポート強化: Std::complex に加えて、hls::x_complex 型を使用する関数のインポートをサポートできるようになり、カスタム ブロック内の複素数信号のサポートを拡張。
    • C/C++ 関数のインポート機能が強化: xmcImportFunction コマンドを使用して、デザイン用のカスタム Source ブロックを作成
    • 信号の次元 (Row-Matrix および Column-Matrix) のサポートが改善: デザイン内の Row-Matrix [Nx1] および Column-Matrix [1xN] 信号を処理するためのコード生成インフラが改善され、性能が向上する。
    • サポートする MATLAB バージョン: R2017a、R2017b、R2018a

  • インタラクティブな設計環境

    • プロジェクト サマリ ダッシュボードに新しい run が自動で追加
    • レポート形式として「Save As」機能

  • ボード フローとサンプル デザイン

    • GUI でワンクリックするだけで、Github から直接サードパーティのボードをダウンロードしてインストール
       
  • Vivado シミュレータ

    • SystemVerilog の機能カバレッジとレポート生成 (.txt または .html) のサポート
    • コンカレント領域におけるプロパティおよびシーケンスでのアサーションをサポート
    • 制約におけるランダム化のサポート強化、新しいプロトコル インスタンス ウィンドウでデザインの AXI インターフェイスを表示
    • ブロック図の Mark Simulation 機能を使用して波形図に AXI インターフェイスを直接追加
       
  • IP セキュリティ

    • デザイン内の暗号化されているブロックは、回路図ビューアーおよび階層ビューアーでは非表示になる。オン/オフを切り替えできる新しい xilinx_schematic_visibility が追加され、デフォルト動作を変更
    • 定期的なセキュリティ アップデートの一環として Xilinx Vivado 公開鍵を更新
       
  • インプリメンテーション

    • 新しい AXI Regslice IP は、高速で SLR を横断し、パイプラインを自動挿入
      • Virtex UltraScale+ HBM デザインの性能向上 (最大 450MHz)
      • すべての UltraScale および UltraScale+ デバイスに対して有効
      • カスタム バスおよびインターフェイスに利用できるプロパティ ベースのメカニズム
    • 配置実行中にファンアウトの大きいネットを物理的にすばやく最適化。
    • 自動で SLR 間をまたぐレジスタの使用法が適用され、性能を向上させて安定した QoR を可能にする
    • [Report Methodology] 機能は、タイミング例外の多いデザインで最大 2 倍の速さで動作
    • Opt_design は、 SRL シフト レジスタ プリミティブとレジスタ チェーンを切り替えるための SRL 再マップ オプションを追加。これにより、使用率と性能の最適化が可能。

  • 制約および解析

    • Soft Pblock: Pblock 境界をソフトウェアに実装することで、必要に応じてセルを移動することで性能を向上
    • SLR Pblock: Pblock の範囲は、SLR を使用してより簡単に定義可能。
    • Report_methodology コマンドは、新たにタイミング関連のメソドロジ チェックを追加
    • report_qor_suggestions (RQS) からの提案がオブジェクト ベースとなり、インプリメンテーション フロー コマンドによって自動的に適用
    • Report_ram_utilization コマンドが再構築され、希薄性やタイミングの重要性に関するより有効な統計データを提供

  • 電力解析

    • UltraScale+ XPE には、Zynq UltraScale+ RFSoC Gen 3 デバイスの電力解析用により詳細な RF データコンバーターの設定がある。
    • UltraScale+ XPE には、HBM 電力解析用にシステム レベルのパラメーターを入力するための HBM ウィザードが追加され、対応するスプレッドシートのエントリが自動的に生成される

  • Vivado デバッグ

    • IBERT GTM: PAM4 および NRZ 変調を使用して 9.8Gb/s から最大 58Gb/s で動作する GTM トランシーバーが、GTM およびシリアル I/O アナライザー用の IBERT デザインでサポートされる。PAM4 シグナリングによる前方エラー訂正 (FEC) モードは、160 ビットデータ幅モードで、内部 PRBS パターンで提供 (NRZ に対する FEC サポートなし)。その他、アイ スライサー、ヒストグラム、およびさまざまなリンクの S/N 比情報に対して新しいプロット機能を提供。
    • Busplot Viewer: Logic Analyzer に DSP および RF アプリケーションをデバッグするための Busplot Viewer 機能が追加。これにより、ユーザーは、時間やサンプルに対するプローブ値およびその他のプローブ データに基づいてさまざまなグラフを描画可能。この機能では、同じプロット上に複数のグラフを描画できるだけでなく、任意の信号を選択して X 軸と Y 軸のデータとして使用することも可能。
    • HBM Monitor: HBM デザインの状態と性能を監視するための新しいメモリ デバッグ機能。メモリ キャリブレーションデ バッグと同様に、HBM Monitor のダッシュボードには、HBM メモリ モジュールのキャリブレーション ステータスや静的温度と共にさまざまなスループット情報が表示され、さまざまなチャネルのアクティビティを監視可能。
    • RF Analyzer: ZU+ RFSoC デバイスをデバッグするための RF Analyzer ツールが利用可能。主にユーザー ボード上で使用され、高周波アプリケーションにおけるボードの性能を確認するのに有効。RF Analyzer は、RFSoC 評価ツールと同様の基本的な GUI を提供し、多くの類似する機能を提供するが、ボードには依存しない。特定のボード実装情報を必要としない RF Analyzer は、DDR RAM の代わりに BRAM バッファーを使用。ユーザーは必要に応じて (ボードが必要とする場合) 外部 PLL を設定する必要があり、ホスト PC とターゲット ボード間は JTAG を介して通信する。
  • IP

    • 新しい 50G RS-FEC (544,514): 外付けの bitmux チップを追加する場合、PAM-4 アプリケーションを有効にするために 5G 無線アプリケーションに使用される
    • Integrated UltraScale/UltraScale+ 100G Ethernet Subsystem: 規格ベースのインターフェイスを可能にする新しいオプションの AXI データ バス インターフェイス
    • 10G/25G Ethernet Subsystem、40G/50G Ethernet Subsystem、Integrated UltraScale/UltraScale+100G Ethernet Subsystem、USXGMII、1G/10G/25G Ethernet Switching Subsystem: 選択した機能に基づいて統計ロジックを作成することにより、サイズが最適化された統計カウンター
    • Video and Imaging IP: ビデオ処理コアは 8K30 解像度のサポートを追加。ビデオ ミキサーは 16 層の混合を追加。Framebuffers は 12 および 16bpc のサポートを追加
    • SmartConnect: 特に小規模構成や AXILite エンドポイントでエリア効率が向上
    • AXI Bram Controller: シングル ビート トランザクションの性能向上。読み出しレイテンシを設定することで厳しいタイミング マージンに対応可能
  • パーシャル リコンフィギュレーション

    • すべての Vivado エディションでパーシャル リコンフィギュレーションのライセンスは不要

2018.3

Vivado Design Suite 2018.3 は、次のデバイスをサポートします (ダウンロード)。

  • Virtex UltraScale+ 58G ES1 デバイス: XCVU27P、XCVU29P
  • Virtex UltraScale+ HBM: XCVU31P、XCVU33P、XCVU35P、XCVU37P

  • Vivado の機能:
    • QoR 向上 - 2018.1 と比較して 3% 高い Fmax、ルーター コンパイル時間は 2 倍高速 (UltraScale+)
    • インプリメンテーション run または run ステップのレポート結果を簡単に比較できる
    • 新しい AXI トランザクション ベースの波形ビューアー
    • 差分ブロック図でバージョン管理が簡単になる
    • QoR 解析レポートで早期にタイミング クロージャ解析が可能
              
  • IP サブシステム/コア:
    • ワイヤレス (無線): 新しい 10G and 25G Radio over Ethernet Framer 
      • eCPRI サンプル デザイン
      • NGFI IEEE 1914.3 のサポート
    • ワイヤレス (無線): 新しい 25G Time Sensitive Networking (TSN) for 802.1CM
    • ワイヤード (有線): US+ 58G GTM では 400G200G100G および 50G Ethernet をサポート
    • HW デバッガーを使用する HBM 解析コックピットを提供
    • Video IP: すべての HLS Video プロセッシング コアのライセンスは無償で、Vivadoと一緒にインストールされます。(VPSS, Video Mixer、Video TPG、Frame Buffer WR/RD、Gamma LUT、Demosaic, VTC、 Scene Change detection および Multi output scaler 用の2つの新規コア)
       
  • エンベデッド ソフトウェア:
    • スタンドアロンの XSCT インフラへ切り換え可能な PetaLinux
    • より堅牢なマルチメディア インフラストラクチャ (オーディオ サポートを含む)
    • 新しいライセンスではデバイス制限がない
    • Xen Hypervisor が Xen 4.11 へアップグレード
    • MicroBlaze で 64 ビット メモリ アドレッシングをサポート
  • プロダクション デバイス:
    • 防衛グレード Zynq UltraScale+ RFSoC:- XQZU21DR (-1M)、XQZU28DR (-1M、-1、-1LV、-1L、-2)
    • 防衛グレード Zynq UltraScale+ MPSoC:- XQZU3EG (-1M、-1、-1LV、-1L、-2)、XQZU9EG (-1M、-1、-1LV、-1L、-2)