デバイス サポート
このリリースでは次のプロダクション デバイスがサポートされます。
- 航空宇宙グレード Kintex UltraScale: XQRKU060
- XA Kintex-7: XA7K160T
- Virtex UltraScale+ HBM (-3):- XCVU31P、XCVU33P、XCVU35P、XCVU37P
Vivado ツール
一般
- ザイリンクス ツールをインストールする場合にコマンドラインを使用するウェブ インストーラーのサポートが追加され、ユーザー エクスペリエンスと生産性が向上
- ディスク使用量の最適化により、Vivado ツールのインストール フットプリントを最小限に抑える
- ザイリンクスは Vivado ツール用 DVD の提供を中止
System Generator for DSP
- 新しい 2 つの SSR (Super-Sample Rate) ブロック: Zynq UltraScale+ RFSoC デバイスを含むザイリンクス デバイス向け SSR (Super-Sample Rate) デザインを構築するための Vector Assert ブロックと Vector Relational ブロックがザイリンクス SSR ブロック ライブラリに追加。SSR デザインおよび新しいブロック ライブラリの詳細は、ユーザー ガイドを参照
- サポートされる MATLAB バージョン: R2018a、R20187b、R2019a
Vivado 高位合成
- C 関数はブラック ボックスとしてタグ付け可能で、ユーザーが提供する同等の RTL モジュールに置き換えられる
- 新しい、安定したプラグマ/ディレクティブを使用して配列の複数リーダーをサポートするようにデータフローの適用範囲を拡張可能
- 並列実行を向上させるために、stream プラグマ/ディレクティブで一連のデータフロー上のピンポン バッファーを指定可能
- メモリ用に変更した resource プラグマ/ディレクティブによってストレージ タイプとレイテンシの指定が可能
- スループットを向上させるために、ap_ctrl_none を設定してデータフロー領域のスコープを指定
- C ライブラリ
- C++ テンプレートの SSR (super sample rate) FFT 関数。各クロック サイクルで複数のデータ サンプル (整数/固定小数点) をサポートするシストリック アーキテクチャ
- xfOpenCV による OpenCV サポート強化
(リリース ノート)
- すべての Math.h 関数は、固定小数点データ型用にネイティブに最適化される
RTL 合成
- パッケージのジェネリック、エンティティのジェネリック型、およびジェネリックの関数など、VHDL-2008 の機能を追加
- Vivado プロジェクトでオプションの自動インクリメンタル モードを使用してインクリメンタル合成が可能
Model Composer
- DSP ブロック ライブラリ: Model Composer で信号処理アルゴリズムを設計および実装するための新しい FFT、IFFT、および FIR ブロックを利用可能
- スループット制御の機能強化: スループット制御用に広範なブロックがサポートされている。サポートされているブロックを使用してデザインを構築し、その後、デザインに構造を変更することなくインプリメンテーションのスループット要件を制御可能
- ストリーミング データをサポートするその他のブロック:ストリーミング データの動作をサポートする広範なブロックセットを使用して、高スループット要件に対応するアルゴリズムを設計および実装。例: Look-up Table、Delay、Matrix Multiply、Submatrix
- C/C++ 関数のインポートで Complex 型のサポート強化: Std::complex に加えて、hls::x_complex 型を使用する関数のインポートをサポートできるようになり、カスタム ブロック内の複素数信号のサポートを拡張。
- C/C++ 関数のインポート機能が強化: xmcImportFunction コマンドを使用して、デザイン用のカスタム Source ブロックを作成
- 信号の次元 (Row-Matrix および Column-Matrix) のサポートが改善: デザイン内の Row-Matrix [Nx1] および Column-Matrix [1xN] 信号を処理するためのコード生成インフラが改善され、性能が向上する。
- サポートする MATLAB バージョン: R2017a、R2017b、R2018a
インタラクティブな設計環境
- プロジェクト サマリ ダッシュボードに新しい run が自動で追加
- レポート形式として「Save As」機能
ボード フローとサンプル デザイン
- GUI でワンクリックするだけで、Github から直接サードパーティのボードをダウンロードしてインストール
Vivado シミュレータ
- SystemVerilog の機能カバレッジとレポート生成 (.txt または .html) のサポート
- コンカレント領域におけるプロパティおよびシーケンスでのアサーションをサポート
- 制約におけるランダム化のサポート強化、新しいプロトコル インスタンス ウィンドウでデザインの AXI インターフェイスを表示
- ブロック図の Mark Simulation 機能を使用して波形図に AXI インターフェイスを直接追加
IP セキュリティ
- デザイン内の暗号化されているブロックは、回路図ビューアーおよび階層ビューアーでは非表示になる。オン/オフを切り替えできる新しい xilinx_schematic_visibility が追加され、デフォルト動作を変更
- 定期的なセキュリティ アップデートの一環として Xilinx Vivado 公開鍵を更新
インプリメンテーション
- 新しい AXI Regslice IP は、高速で SLR を横断し、パイプラインを自動挿入
- Virtex UltraScale+ HBM デザインの性能向上 (最大 450MHz)
- すべての UltraScale および UltraScale+ デバイスに対して有効
- カスタム バスおよびインターフェイスに利用できるプロパティ ベースのメカニズム
- 配置実行中にファンアウトの大きいネットを物理的にすばやく最適化。
- 自動で SLR 間をまたぐレジスタの使用法が適用され、性能を向上させて安定した QoR を可能にする
- [Report Methodology] 機能は、タイミング例外の多いデザインで最大 2 倍の速さで動作
- Opt_design は、 SRL シフト レジスタ プリミティブとレジスタ チェーンを切り替えるための SRL 再マップ オプションを追加。これにより、使用率と性能の最適化が可能。
制約および解析
- Soft Pblock: Pblock 境界をソフトウェアに実装することで、必要に応じてセルを移動することで性能を向上
- SLR Pblock: Pblock の範囲は、SLR を使用してより簡単に定義可能。
- Report_methodology コマンドは、新たにタイミング関連のメソドロジ チェックを追加
- report_qor_suggestions (RQS) からの提案がオブジェクト ベースとなり、インプリメンテーション フロー コマンドによって自動的に適用
- Report_ram_utilization コマンドが再構築され、希薄性やタイミングの重要性に関するより有効な統計データを提供
電力解析
- UltraScale+ XPE には、Zynq UltraScale+ RFSoC Gen 3 デバイスの電力解析用により詳細な RF データコンバーターの設定がある。
- UltraScale+ XPE には、HBM 電力解析用にシステム レベルのパラメーターを入力するための HBM ウィザードが追加され、対応するスプレッドシートのエントリが自動的に生成される
Vivado デバッグ
- IBERT GTM: PAM4 および NRZ 変調を使用して 9.8Gb/s から最大 58Gb/s で動作する GTM トランシーバーが、GTM およびシリアル I/O アナライザー用の IBERT デザインでサポートされる。PAM4 シグナリングによる前方エラー訂正 (FEC) モードは、160 ビットデータ幅モードで、内部 PRBS パターンで提供 (NRZ に対する FEC サポートなし)。その他、アイ スライサー、ヒストグラム、およびさまざまなリンクの S/N 比情報に対して新しいプロット機能を提供。
- Busplot Viewer: Logic Analyzer に DSP および RF アプリケーションをデバッグするための Busplot Viewer 機能が追加。これにより、ユーザーは、時間やサンプルに対するプローブ値およびその他のプローブ データに基づいてさまざまなグラフを描画可能。この機能では、同じプロット上に複数のグラフを描画できるだけでなく、任意の信号を選択して X 軸と Y 軸のデータとして使用することも可能。
- HBM Monitor: HBM デザインの状態と性能を監視するための新しいメモリ デバッグ機能。メモリ キャリブレーションデ バッグと同様に、HBM Monitor のダッシュボードには、HBM メモリ モジュールのキャリブレーション ステータスや静的温度と共にさまざまなスループット情報が表示され、さまざまなチャネルのアクティビティを監視可能。
- RF Analyzer: ZU+ RFSoC デバイスをデバッグするための RF Analyzer ツールが利用可能。主にユーザー ボード上で使用され、高周波アプリケーションにおけるボードの性能を確認するのに有効。RF Analyzer は、RFSoC 評価ツールと同様の基本的な GUI を提供し、多くの類似する機能を提供するが、ボードには依存しない。特定のボード実装情報を必要としない RF Analyzer は、DDR RAM の代わりに BRAM バッファーを使用。ユーザーは必要に応じて (ボードが必要とする場合) 外部 PLL を設定する必要があり、ホスト PC とターゲット ボード間は JTAG を介して通信する。
IP
- 新しい 50G RS-FEC (544,514): 外付けの bitmux チップを追加する場合、PAM-4 アプリケーションを有効にするために 5G 無線アプリケーションに使用される
- Integrated UltraScale/UltraScale+ 100G Ethernet Subsystem: 規格ベースのインターフェイスを可能にする新しいオプションの AXI データ バス インターフェイス
- 10G/25G Ethernet Subsystem、40G/50G Ethernet Subsystem、Integrated UltraScale/UltraScale+100G Ethernet Subsystem、USXGMII、1G/10G/25G Ethernet Switching Subsystem: 選択した機能に基づいて統計ロジックを作成することにより、サイズが最適化された統計カウンター
- Video and Imaging IP: ビデオ処理コアは 8K30 解像度のサポートを追加。ビデオ ミキサーは 16 層の混合を追加。Framebuffers は 12 および 16bpc のサポートを追加
- SmartConnect: 特に小規模構成や AXILite エンドポイントでエリア効率が向上
- AXI Bram Controller: シングル ビート トランザクションの性能向上。読み出しレイテンシを設定することで厳しいタイミング マージンに対応可能
パーシャル リコンフィギュレーション
- すべての Vivado エディションでパーシャル リコンフィギュレーションのライセンスは不要