Serial RapidIO LogiCORE IP

Overview

製品説明

LogiCORE™ IP Serial RapidIO v5.6 – SRIO Gen 1.3 (拡張して Gen 2.5G ライン レートをサポート)
Serial RapidIO Gen 2 ザイリンクス LogiCORE IP については、こちらをご覧ください。

Gen 2 - 5G ライン レートをサポートする RapidIO 1.3 仕様に準拠した LogiCORE IP Serial RapidIO Endpoint ソリューションには、柔軟性に優れ、かつ最適化されたシリアル RapidIO 物理層コアと ロジック (I/O) およびトランスポート層コアが含まれます。このコアを使用することによって予想通りのタイミングを確保できるため、エンジニアリング時間を大幅に削減でき、優秀な人材をユーザー独自のアプリケーション ロジックの開発に専念させることができます。

RapidIO Logical (I/O) とトランスポート層コアおよび RapidIO 物理層コアが完全な Serial RapidIO プロトコル スタックを提供します。  さらに、これらのコアには、Serial RapidIO エンドポイントをインプリメントできるよう、高度に最適化されたコンフィギュレーション可能なバッファー デザインが含まれています。 モジュール式の IP システムであるため、簡単にカスタマイズできるという柔軟性があり、また、ザイリンクスのツール チェーンでは、便利なグラフィカル ユーザー インターフェイスからこれらの構築ブロック IP コアを使用して FPGA にシリアル エンドポイントを自動生成します。


主な機能と利点

  • 1x および 4x シリアル PHY - Virtex-6 LXT/SXT/HXT、Spartan-6 LXT、Virtex-5 LXT/SXT/FXT、および Virtex-4 FX FPGA をサポート
  • 1x および 4x シリアル PHY - 1.25、2.5、3.125、5.0Gpbs ライン スピードをサポート
  • 1x および 4x シリアル PHY - 64 ビットの内部データ パス
  • パケット リトライ、stomp、送信エラー回復、スロットル ベースのフロー制御、CRC をサポート
  • 送信されるすべてのパケットで 8/16 ビット デバイス ID およびプログラマブル ソース ID をサポート
  • ドアベルおよびメッセージ機能をサポート
  • 優先順位に基づく Re-Transmit Suppression 機能をサポート
  • TX および RX バッファーの深さを個別に構成可能

リソース使用率


サポート

Documentation
デフォルト デフォルト タイトル ドキュメント タイプ 日付