LogiCORE IP Serial RapidIO Gen 2

Overview

製品説明

RapidIO Gen 2.1 仕様に準拠した LogiCORE™ IP Serial RapidIO Gen 2 Endpoint ソリューションには、柔軟性に優れ、かつ最適化された Serial RapidIO 物理レイヤ コアと ロジック (I/O) およびトランスポート レイヤ コアが含まれます。この IP ソリューションは、サポート サンプル デザイン コードと共にネットリストの形で提供されます。Gen 2 IP がサポートするレーン幅は、1x、2x、および 4x です。 このソリューションには、コンフィギュレーション可能なバッファー デザイン、基準クロック モジュール、リセット モジュール、およびコンフィギュレーション ファブリック リファレンス デザインが含まれているため、ユーザー アプリケーションに必要な機能ブロックを柔軟に選択できます。このソリューションは、Verilog デザイン環境をサポートしています。この IP は、データ パス用に AXI-4 ストリーミング インターフェイスを使用し、コンフィギュレーション (メンテナンス) トランザクション用に AXI-4 Lite インターフェイスを使用します。このコアを使用することによって予想通りのタイミングを確保できるため、エンジニアリング時間を大幅に削減でき、ユーザー独自のアプリケーション ロジックの開発に専念することができます。

Serial RapidIO Gen 1.3 (Gen 2.5G ライン レート用の拡張を持つ) ザイリンクス LogiCORE IP については、 Serial RapidIO LogiCORE IP をご覧ください。


主な機能と利点

  • 1x、2x、4x Serial PHY - Artix-7、Kintex-7、Zynq-7000、Virtex-7、および Virtex-6 FPGA をサポート
  • 1x、2x、4x Serial PHY - 1.25、2.5、3.125、5.0、および 6.25Gpbs ライン スピードをサポート
  • IDLE1 および IDLE2 シーケンスをサポート
  • パケット リトライ、stomp、送信エラー回復、スロットル ベースのフロー制御、CRC をサポート
  • 送信されるすべてのパケットで 8/16 ビット デバイス ID およびプログラマブル ソース ID をサポート
  • 優先順位に基づく Re-Transmit Suppression 機能をサポート
  • TX および RX バッファーの深さを個別に構成可能 (8/16/32 パケット)
  • データ パス用に AXI4-Stream インターフェイスを使用し、コンフィギュレーション インターフェイス用に AXI4-Lite を使用

リソース使用率


サポート

Documentation
デフォルト デフォルト タイトル ドキュメント タイプ 日付