さらなる業界初の試みとして、このデモ ビデオでは、難しい電気的または光インターコネクト経由でデータを送信するために 100G Ethernet MAC と RS-FEC ロジックを統合したザイリンクスの 16nm Virtex UltraScale+ FPGA を紹介しています。これらの機能が統合されることで、今後ますます普及する 100G Ethernet インターフェイスや高速バックプレーン アプリケーションでロジック エリアの節約、実装の簡素化、消費電力削減が可能になります。RS-FEC ロジックを使用して、これらのシステムで重要な問題となるエラーを修正することで、より安価なマルチモード ファイバーや銅インターコネクトおよび光モジュールの使用が可能になります。