JESD204C IP Core

  • パーツ番号: JESD204C
  • ベンダー: Comcores ApS
  • Partner Tier: Select


The JESD204C controller IP is a highly optimized and silicon agnostic implementation of the JEDEC JESD204C.1 serial interface standard targeting both ASICs and FPGAs. The IP core supports line speeds up to 32.5 Gbps per lane with 64b66b encoding and includes full backwards compatibility with JESD204B and its 8b10b encoding. The IP core enables quick and reliable deployment of both the transmitter (TX) and the receiver (RX) link layer and comes optionally with a tightly integrated transport layer option, that can dynamically be configured to handle any Multiple-Converter Device Alignment, Multiple Lanes (MCDA-ML) requirements. The IP comes with the widest parameter set available and has gone through extensive testing. The IP core is silicon proven, heavily tested in UVM regression environment and has been interoperability tested with key Data Converter ADC/DAC providers and leading SerDes PHY solutions.


  • Full JESD204C feature set available
  • Link and transport layer available
  • 8B/10B, 64B/66B, 64B/80B encoding/decoding supported
  • Scrambling and de-scrambling included
  • Support for all subclasses (0, 1, 2)
  • Silicon proven
  • Lint/CDC optimized
  • UVM regression tested
  • Interoperability tested with leading PHY/Serdes vendors
  • Solid documentation including integration guide
  • Easy to use RTL test environment
  • Strong engineering support for bring-up
  • Targeting any RTL implementation like ASICs, ASSPs and FPGAs

デバイス インプリメンテーション マトリックス


ファミリ デバイス スピード グレード ツール バージョン HW 検証? スライス LUT BRAM DSP48 CMT GTx FMAX (Mhz)
VIRTEX-UP Family XCVU9P -2 Vivado 2018.1 Y 0 80455 4 2 0 0 490

IP の品質指標


データ作成日 May 26, 2022
現在の IP リビジョン番号 2.1.4
現在のリビジョンのリリース日 Apr 08, 2019
初期バージョンのリリース日 Dec 18, 2018

ザイリンクス カスタマによる製品化

製品化をしたザイリンクス カスタマーのプロジェクト数 15
参照資料の有無 N

デリバラブル (成果物)

購入可能な IP 形式 Source Code, Netlist
ソース コードの形式 Verilog
ハイレベル モデルの有無 N
モデル形式 ,
統合テストベンチの有無 Y
統合テストベンチの形式 Verilog
コード カバレッジ レポートの有無 Y
ファンクショナル カバレッジ レポートの有無 Y
市販の評価ボードの有無 Y
ボード上で使用した FPGA Virtex UltraScale+
ソフトウェア ドライバーの有無 Y
ドライバーの OS サポート Linux


ザイリンクス製品向けのコード最適化の有無 Y
一般的な FPGA 最適化技術 UltraFast Design Methodology
カスタムの FPGA 最適化技術 None
サポートされる合成ソフトウェア ツール/バージョン Vivado Synthesis
スタティックタイミング解析実施の有無 Y
AXI インターフェイス AXI4-Lite
IP-XACT メタデータの有無 Y


資料検証計画の有無 Executable and documented plan
試験方法 Constrained random testing
アサーション N
収集したカバレッジ メトリック Code
タイミング検証実施の有無 Y
タイミング検証レポートの有無 Y
サポートされるシミュレーター Synopsys VCS; Mentor ModelSIM


FPGA 上で検証済み Y
使用したハードウェア検証プラットフォーム VCU118
業界標準コンプライアンス テストに合格 N
テスト結果の有無 N