デザイン入力 & インプリメンテーション

論理合成では、業界標準に準拠した最新の合成可能な構造をサポートしています。

• SystemVerilog、Verilog、VHDL、VHDL-2008 ハードウェア記述言語 (HDL)
• 同一デザインに異なるタイプの HDL を混在させ、それぞれのタイプにパラメーターとジェネリック文を渡すことが可能
• 推論された複雑な関数を適切なデバイス リソースに確実にマッピングするための言語テンプレート

エラボレート済みデザインの回路図を使用することで HDL 記述を可視化でき、関連する HDL ソース コードにクロスプローブできます。

論理合成は、推論と最適化のすべての側面を制御します。次の割り当てが可能です。

• ツールやコマンド オプションを使用してグローバルに割り当てる
• BLOCK_SYNTH XDC 制約を使用して論理階層の特定モジュールまたはインスタンスに割り当てる
• HDL 属性を使用してセルやネットに割り当てる

制御の種類:

• 階層を維持、フラット化、再構築する
• テクノロジ固有の構造を推論する/推論しない
• メモリ アレイのマッピングに使用する専用のメモリ リソース タイプを選択する
• 有限ステート マシン (FSM) のエンコーディング タイプを割り当てる
• 性能、使用率、消費電力に優先順位を付ける
• 論理リタイミングなどの高度な最適化を適用する
• ゲーテッド クロックをレジスタ イネーブル信号へ変換する

Vivado 論理合成は、プッシュボタン操作の簡単なフローから、異なるコンパイル ストラテジを使用して模索するフローまであらゆるレベルのカスタマイズをサポートします。

論理合成

• Vivado プロジェクト フローと非プロジェクト フローをサポート
• 対話形式または Tcl スクリプトを使用してバッチ モードで実行
• 複数のプロセスを実行してコンパイル時間を短縮
• さまざまなデザイン目標のソリューションを探求するためのコンパイル ストラテジを提供
• 以前の実行からのデータを再利用してコンパイル時間を短縮するインクリメンタル コンパイル モードをサポート

UltraFast については、次のユーザー ガイドで詳しく説明しています。

• UG949 - AMD FPGA および SoC 向け UltraFast 設計手法ガイド - ボードとデバイスのプランニング、デザインと制約条件の作成、デザインのインプリメンテーション、およびデザイン クロージャについて詳しく説明しています。
• UltraFast 設計手法クイック リファレンス ガイド - UG949 の要約ガイドであり、最も重要な規則や問題解決方法など、UltraFast 設計手法に関する需要事項がまとめてあります。
• UltraFast 設計手法タイミング クロージャ クイック リファレンス ガイド - UltraFast 設計手法のタイミング クロージャについて 10 ページに要約したガイドであり、一般的なタイミング エラーの分析と解決方法、および配線の密集度を緩和する方法を手順を追って説明しています。

UltraFast 設計手法ガイドラインに従った設計をサポートするため、Vivado には UltraFast 設計手法レポートが組み込まれています。Vivado プロジェクトに対応するレポートがデフォルトで生成されるため、資料を一切読まずに UltraFast の機能を最大限に活用できます。Report Methodology 機能によって、現デザインで検出された設計手法の違反リストが生成され、これらはすぐに確認できるようにカテゴリ別と重要度別に分類されます。設計手法の違反内容を確認して対処することで、インプリメンテーション プロセスを進めることができ、最短時間でデザイン クロージャを達成できる可能性が高くなります。容認できると判断された違反については、今後レポートされないように無効化できます。

UltraFast 設計手法の重要な項目の一つに、完全かつ正確な制約を指定することがあります。タイミング制約ウィザード (TCW) では、タイミング制約を分析し、不足している制約を補ったり、正しくない制約を修正するための手順ガイドを提供します。完全な制約は、制約が適用されていないタイミング パスに起因するハードウェアのバグの発生を低減できる一方で、無効な制約は、間違ったタイミング クリティカリティへとコンパイル プロセスをミスリードする可能性があります。

正確な電力解析には、正確な電力制約が不可欠です。消費電力制約アドバイザーは、デザインのスイッチング アクティビティを分析し、不適切な指定が疑われる部分をピンポイントで特定し、ターンキー XDC 電力制約ファイルを生成し、適切な解析が可能になります。Vivado の電力レポートにも、電力制約の詳細として低/中/高品質を示す信頼性レベルが含まれ、電力制約の完成度をフィードバックします。信頼性レベルが「高」の場合は、最も正確な電力解析が可能になり、これはハードウェアの測定値に近いものになります。

インプリメンテーションには次のプロセスが含まれます。

• ロジックの最適化: 合成後、ロジック ネットリストはグローバル レベルでさらに最適化され、使用率やロジック段数の削減が図られます。
• 消費電力の最適化: アクティビティ ゲーティング手法を使用して消費電力を削減します。ユーザーによる介入は不要で、機能が変更されることもなく、タイミングに最小限の影響のみ発生します。
• 配置: タイミング要件、フロアプラン要件、手動の配置要件などを含む XDC 制約に従って、論理ネットリストのセルが物理的なデバイス リソースに配置されます。最初は、デザイン階層に基づいて、I/O やクロッキング リソース、ロジック クラスターの配置から開始されます。グローバル配置、詳細配置、そして配置後の最適化が実行されます。配置は、配線の遅延や密集度を概算するために ML モデルでガイドされるため、従来の統計的手法に比べて、より高速に高精度なコンパイルが可能です。
• 配線: ネットリスト コンポーネント間の接続がデバイスの物理的なインターコネクト リソースに割り当てられます。配置と同様に、配線も I/O やクロッキングなどのグローバル リソースから開始し、その後 XDC タイミング制約に従ってリソースの割り当てに優先順位が付けられます。最後の配線フェーズでは、配線をさらに最適化して最終的なセットアップとホールド要件を満たします。配置段階で配線密集度を予測する ML モデルを使用した場合は、配線密度が軽減されています。
• 物理的な最適化: これは、配置配線全体をとおして適用されるタイミング主導のプロセスです。ロジックの最適化とは異なり、物理的な最適化では、配置配線の結果に基づく最も正確なタイミング データが使用されます。タイミング インパクトが評価され、実行した最適化のみがタイミングの改善につながります。最適化の手法には、複製、リタイミング、レジスタの再配置のほか、ターゲット アーキテクチャに固有の手法があります。 また、配置後と配線後に個別に物理的な最適化を実行することで、結果をさらに向上させることができます。

デザイン解析は、インプリメンテーションのどの段階でも実行できます。主な解析機能は次のとおりです。

• タイミング、電力、および物理的制約の変更と検証を可能にする包括的な XDC 制約管理システム。
• Report Timing Summary: 特定のタイミング目標に向けてインプリメンテーションを進める、XDC 制約をサポートする画期的なスタティック タイミング解析ツール。クリティカル タイミング パス、クロックの関連性、およびクロック ドメイン クロッシング (CDC: クロック乗せ換え) のタイミング レポートを生成する。
• Report Power: 消費電力解析用の XDC スイッチング アクティビティをサポートするベクターレス伝搬。電力消費の多いエリアを特定するためのレポートを生成する。
• Device ウィンドウ: 論理ネットリストの回路図と共にデザインの配置と配線をグラフィカルに表現したもの。物理的、論理的、ソース コードのデザイン ビューを使用してクロスプローブが可能になり、クリティカル タイミング パスをすばやく特定してトレースできる。

Vivado インプリメンテーションでは、プッシュボタン操作の簡単なフローから、異なるコンパイル ストラテジを使用して模索したり、タイミング要件が厳しいデザインでは反復実行できる、あらゆるレベルのフローに対応します。

インプリメンテーション

• Vivado プロジェクト フローと非プロジェクト フローをサポート
• 対話形式または Tcl スクリプトを使用してバッチ モードで実行
• 複数のスレッドを実行してコンパイル時間を短縮
• さまざまなデザイン目標のソリューションを探求するためのコンパイル ストラテジを提供
• 以前の実行からのデータを再利用するインクリメンタル コンパイル モードをサポート (コンパイルの高速化またはタイミング クロージャのいずれを優先するかを指定可能