ザイリンクス ISE インプリメンテーション ツール ソリューション センター

 

implement.gif




 

ISE インプリメンテーション ツール ソリューション センターには、ISE インプリメンテーション ツールに関するすべての質問と回答が記述されています。

デザイン アシスタント

ザイリンクス ISE インプリメンテーション ツール ソリューション センター - デザイン アシスタント

次のセクションからザイリンクス ISE インプリメンテーション ツールを使用した設計についてさらに学んだり、または現在発生している問題のデバッグに役立ててください。

注記: このアンサーは、ザイリンクス ISE インプリメンテーション ソリューション センター (Xilinx Answer 34752) の一部です。 ザイリンクス ISE インプリメンテーション ツール ソリューション センターでは、ザイリンクス ISE インプリメンテーション ツールに関連する質問へのソリューションを提供します。


ザイリンクス インプリメンテーション ツールには、4 つの主要な機能があります。

ザイリンクス ISE インプリメンテーション ツール デザイン アシスタントの MAP セクションについては、(Xilinx Answer 35438) を参照してください。


MAP は、MAP アプリケーションのフロント エンドおよびバック エンドを指し、パックおよび配線も実行されます。フロント エンドでは、入力の論理ネットリスト処理が実行されます。この処理には、論理インスタンスの新しいシンボルへの再ターゲット、未使用ロジックのトリム、定数ロジックの最適化、1 つまたは複数のその他のシンボルへのシンボル拡張、論理 DRC (LIT メッセージ) による論理ネットリストのエラー チェックが含まれます。バックエンドの物理 DRC (PhysDesignRules メッセージ) では、物理デザインのインプリメンテーションがチェックされ、デバイス使用率などの情報を含むマップ レポート (.mrp) が表示されます。また MAP では、フロント エンドの論理ネットリストを最適化する Global Opt およびバック エンドの物理インプリメンテーションを最適化する Logic Opt という再合成オプションも使用できます。

ザイリンクス ISE インプリメンテーション ツール アシスタントの PACK セクションについては、(Xilinx Answer 35439) を参照してください。


パックは、論理ネットリストのシンボルを物理エレメント (BEL またはコンポーネント) に変換するプロセスです。BEL (ロジック基本エレメント) は、コンポーネントがアセンブルされる前に配置プログラムで処理されます。たとえば、LUT または フリップフロップ BEL は配置プログラムで処理されてから、スライス コンポーネントにアセンブルされます。パック プロセスは、まずガイドされたパックで開始されます。ここでは、パック制約に基づいてコンポーネントとマクロがアセンブルされ、また接続に基づいてシステム マクロがアセンブルされます。たとえば、キャリー チェーンのシステム マクロは、この時点で構築されてキャリー構造がアラインされます。次に遅延ベースの LUT パック フェーズに進み、論理 LUT、LUTRAM、SRL から物理 LUT を構築します。LUT-FF のペアも単体として作成されます。この時点でモジュールが物理インプリメンテーション用に構築され、配置フェーズが実行されます。配置後、パックでは配置済みの BEL からコンポーネントが構築されます。

ザイリンクス ISE インプリメンテーション ツール アシスタントの PLACE セクションについては、(Xilinx Answer 35440) を参照してください。


配置は、BEL およびコンポーネントをデバイスの物理サイトに割り当てることで、配線を実現可能にし、タイミング制約が満たされるようにするプロセスです。配置プロセスは、実現可能性チェックから始まり、次に、相互依存性がないため I/O とクロック コンポーネントの配置が行われます。クロック配置の次のフェーズでは、一般的な配置が実行される前にクロックの制限事項がすべて満たされるよう、クロックの負荷が制約されます。この時点でクロック分配レポートが表示され、デザインでの自動フロアプランを確認できます。さまざまな最適化が実行されます。Phase X.8 (グローバル配置) は、一般的な配置フェーズで、配置プログラムによりデザイン全体をフィットできるか試行されます。デザインのフィットが困難な場合は、複数の実行が必要であったり、ランタイムの低下が発生する可能性があります。デザインがパック プログラムに渡されて最終的なコンポーネントが作成される前に、最終配置の検証が実行されます。

ザイリンクス ISE インプリメンテーション ツール アシスタントの ROUTE セクションについては、(Xilinx Answer 35441) を参照してください。


配線は、デザインの物理インプリメンテーションを完了させるコンポーネント間のピン接続を作成するプロセスです。配線プログラムでは、すべてのタイミング制約を満たしながら、接続をすべて完了させる配線リソースを検出する必要があります。これは、デザインが密集していたりタイミング制約が厳しく設定されている場合、または配線プログラムで配置が芳しくない状態で作業する必要がある場合に、困難になることがあります。これらの要因のいずれか、または組み合わせで、ランタイムが長くなります。


資料

ザイリンクス ISE インプリメンテーション ツール ソリューション センター - 資料


 

ザイリンクス ISE インプリメンテーション ツールを使用する際は、次の資料を参照してください。

注記: このアンサーは、ザイリンクス ISE インプリメンテーション ソリューション センター (Xilinx Answer 34752) の一部です。ザイリンクス ISE インプリメンテーション ツール ソリューション センターでは、ザイリンクス インプリメンテーション ツールに関連する質問へのソリューションを提供します。


ユーザー ガイド/マニュアル

UG628 - コマンド ライン ツール ユーザー ガイド
UG625 - Constraints Guide

クイック スタート ガイドおよびチュートリアル

UG657 - ISE クイック スタート チュートリアル
UG695 - ISE アドバンス チュートリアル
UG689 - SmartXplorer for ISE ProjNav Users Tutorial
UG688 - SmartXplorer for Command Line Users Tutorial

Virtex-6 ガイド

DS150 - Virtex-6 ファミリ概要
UG361 - Virtex-6 SelectIO リソース ユーザー ガイド
UG362 - Virtex-6 クロック リソース ユーザー ガイド
UG365 - Virtex-6 パッケージおよびピン配置仕様
UG623 - Virtex-6 ライブラリ ガイド

Spartan-6 ガイド

DS160 - Spartan-6 ファミリ概要
UG381 - Spartan-6 SelectIO リソース ユーザー ガイド
UG382 - Spartan-6 クロック リソース ユーザー ガイド
UG385 - Spartan-6 パッケージおよびピン配置仕様
UG615 - Spartan-6 ライブラリ ガイド

Virtex-5 ガイド

DS100 - Virtex-5 ファミリ概要
UG190 - Virtex-5 ユーザー ガイド
UG195 - Virtex-5 パッケージおよびピン配置仕様
UG621 - Virtex-5 ライブラリ ガイド

Virtex-4 ガイド

DS112 - Virtex-4 ファミリ概要
UG070 - Virtex-4 FPGA ユーザー ガイド
UG072 - Virtex-4 パッケージおよびピン配置仕様
UG619 - Virtex-4 ライブラリ ガイド

Spartan-3 ガイド

UG331 - Spartan-3 ファミリ ユーザー ガイド
DS529 - Spartan-3A データシート
UG613 - Spartan-3A ライブラリ ガイド
DS312 - Spartan-3E データシート
UG617 - Spartan-3E ライブラリ ガイド
DS099 - Spartan-3 データシート
UG607 - Spartan-3 ライブラリ ガイド

 


主な問題

ザイリンクス ISE インプリメンテーション ツール ソリューション センター - よく発生する問題のリスト

このアンサーでは、ザイリンクス インプリメンテーション ツールの既知の問題およびよく寄せられる質問へのリンクをリストします。

注記: このアンサーは、ザイリンクス ISE インプリメンテーション ツール ソリューション センター (Xilinx Answer 34752) の一部です。ザイリンクス インプリメンテーション ツール ソリューション センターでは、ザイリンクス ISE インプリメンテーション ツールに関連する既知の問題およびよくある質問へのソリューションを提供します。


既知の問題

(Xilinx Answer 32147) ISE Design Suite 11 - 既知の問題

Virtex-6 FPGA の問題

(Xilinx Answer 32929) Virtex-6 FPGA に関する 11.x ISE Design Suite の既知の問題
(Xilinx Answer 34693) ISE 11.5 で発生する LUTRAM トリミング問題のパッチ
(Xilinx Answer 33743) IBUFDS_GTXE1 コンポーネントに関連するロジックの自動削除動作の変更の Synplify Pro デザインへの影響
(Xilinx Answer 34120) IOB=FORCE が使用されないとインバータが出力フリップフロップ入力に挿入されない
(Xilinx Answer 34352) LUT6_2 入力の定数最適化に問題があるためにエラーになる

Spartan-6 FPGA の問題

(Xilinx Answer 32651) Spartan-6 FPGA に関する ISE Design Suite 11 アップデートの既知の問題
(Xilinx Answer 33153) 「WARNING:ParHelpers:79」という警告メッセージが間違って表示される

高周波数での問題

(Xilinx Answer 23990) MAP トリミング問題に関するマスター アンサー
(Xilinx Answer 23363) MAP アプリケーションの停止に関するマスター アンサー
(Xilinx Answer 29711) ERROR:Pack:679 エラーのデバッグに関するマスター アンサー
(Xilinx Answer 34270) ISE 11.4 での詳細な情報のない ERROR:Pack:1107 メッセージについて
(Xilinx Answer 25058) 「ERROR:Pack:1107 - Unable to combine the following symbols into a single IOB」というエラー メッセージが表示される
(Xilinx Answer 33632) Place:1018 エラーに問題の原因が正しく記述されていない