AR# 23747

9.1i Virtex-5 Timing Analyzer - Q1 および Q2 のパスが両エッジで解析される

説明

キーワード : IDDR, ODDR, opposite, falling, rising, 立ち下がり, 立ち上がり, エッジ, 反対, 解析

タイミング解析レポートを開くと、Q1 および Q2 のパスが両エッジで解析されています。 逆エッジ モードでは、Q1 の clock-to-out パスが立ち上がりでのみ解析され、Q2 の clock-to-out パスが立ち下がりエッジでのみ解析されるはずです。 どうして両エッジで解析されるのですか。

ソリューション

Q1 および Q2 のパスは、両エッジで解析されるべきではありません。

この問題は、最新版の 9.1i サービス パックで修正されています。サービス パックは次のサイトから入手できます。
http://japan.xilinx.com/xlnx/xil_sw_updates_home.jsp
この修正は、9.1i サービス パック 1 以降に含まれます。
AR# 23747
日付 01/18/2010
ステータス アーカイブ
種類 一般