AXI HBICAP

• 内部モードと外部モードの両方で ICAPEn の使用をサポート
• 内部モードと外部モードの両方で STARTUPEn の使用をサポート
• 制御パス用の AXI4-Lite インターフェイス
• トランザクションあたり最大 256 データ ビートのバースト転送をサポートする、読み出し/書き込みデータパス用のメモリマップされた AXI4 スレーブインターフェイス
• トランザクションあたりのバースト転送数が無制限な、読み出しデータパス用のオプションの AXI4-Stream マスター インターフェイス
• 最大 230 バイトの書き込みおよび読み出し転送をサポート
• 書き込み転送の開始を個別に制御しないカットスルー方式の書き込みパス
• ICAP がほかのブロックと共有モードにあるときに ICAP の制御を保持するためのロック ビット オプション

• ICAPclock のゲーティングに使用する出力で読み出し FIFO がフル状態であることを示す
• FIFO の状態に基づく書き込み/読み出しパスの割り込み
• ソフト リセット、FIFO のみのリセット オプション
• コンフィギュレーションの完了と EoS を示すステータ スレジスタ
• ICAP の中止をサポート
• 読み出し FIFO と書き込み FIFO を個別無効化するオプションをサポート

注記: ICAPE2 プリミティブは 7 シリーズ デバイス用です。ICAPE3 プリミティブは、UltraScale™ および UltraScale+™ デバイス用です。