logiWIN Versatile Video Input Controller

  • パーツ番号: logiWIN
  • ベンダー: Xylon d.o.o.
  • Premier Alliance Member

製品説明

The logiWIN IP core accepts a streaming video input, decodes it and converts into the RGB format. The input video can be real-time scaled, de-interlaced, cropped and positioned on the video display. Captured video can be processed by various IP cores and displayed by a graphics controller IP, i.e. the logiCVC-ML Compact Multilayer Video Controller LCD display controller IP core from Xylon. The logiWIN integrates high-quality anti-aliasing algorithm that guarantees high picture quality without visible artifacts. The core is fully embedded into Xilinx Vivado and ISE Design Suites, and its usage does not require skills beyond general Xilinx tools knowledge. Parametrizable VHDL design allows tuning of slice consumption and features set through implementation tools GUI interface. Instantiations of multiple logiWIN IPs enable processing of multiple video inputs within a single Xilinx FPGA device. To enable an easy IP evaluation, Xylon offers a number of free reference designs for the most popular Zynq-7000 SoC based development boards.


主な機能と利点

  • Double or triple buffering for video flicker prevention
  • Provides Bob ad Weave de-interlacing algorithms
  • Maximum input and output resolutions are 2048x2048
  • Supports Pixel Alpha blending
  • Supported busses: AMBA AXI4 and Xylon XMB
  • Video input cropping and smooth image positioning
  • Image color enhancements: brightness, contrast, hue, saturation
  • Output video formats: RGB ad YCbCr
  • Input video formats: RGB, ITU656 (PAL/NTSC), ITU1120, YUV4:2:2
  • Real-time video scale-up and scale down

主な資料

デバイス インプリメンテーション マトリックス

このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。

ファミリ デバイス スピード グレード ツール バージョン HW 検証? スライス LUT BRAM DSP48 CMT GTx FMAX (Mhz)
Zynq-UP-MPSoC Family XCZU9EG -1 Vivado 2018.3 1 1650 4 11 0 0 240
VERSAL_AI_CORE Family XCVC1902 -1 Vivado 2019.1 0 2993 6 8 0 0 200
Zynq-7000 Family XC7Z020 -1 Vivado 2018.3 Y 732 1625 4 11 0 0 170
Spartan 6 Family XC6SLX75 -3 ISE 14.4 Y 427 834 3 6 0 0 200
VIRTEX6LXT Family XC6VLX75T -3 ISE 14.4 Y 446 823 3 6 0 0 280

IP の品質指標

一般的な情報

データ作成日 Nov 12, 2020
現在の IP リビジョン番号 5.2
現在のリビジョンのリリース日 Feb 06, 2020
初期バージョンのリリース日 Mar 12, 2009

ザイリンクス カスタマによる製品化

製品化をしたザイリンクス カスタマーのプロジェクト数 55
参照資料の有無 N

デリバラブル (成果物)

購入可能な IP 形式 Bitstream, Netlist, Source Code
ソース コードの形式 VHDL
ハイレベル モデルの有無 N
統合テストベンチの有無 Y
統合テストベンチの形式 VHDL
コード カバレッジ レポートの有無 N
ファンクショナル カバレッジ レポートの有無 N
UCF の有無 UCF
市販の評価ボードの有無 Y
ボード上で使用した FPGA Spartan-6
ソフトウェア ドライバーの有無 Y
ドライバーの OS サポート Linux

インプリメンテーション

ザイリンクス製品向けのコード最適化の有無 Y
一般的な FPGA 最適化技術 Inference, Instantiation
サポートされる合成ソフトウェア ツール/バージョン Xilinx XST
スタティックタイミング解析実施の有無 Y
AXI インターフェイス AXI4, AXI4-Lite
IP-XACT メタデータの有無 N

検証

資料検証計画の有無 Yes, document only plan
試験方法 Directed Testing
アサーション N
収集したカバレッジ メトリック None
タイミング検証実施の有無 Y
タイミング検証レポートの有無 N
サポートされるシミュレーター Mentor ModelSIM

ハードウェア検証

FPGA 上で検証済み Y
使用したハードウェア検証プラットフォーム ZC702
業界標準コンプライアンス テストに合格 N