FPGA ベースのプロトタイピング

ASIC や SoC の完成を待たずに、早期段階でソフトウェア統合やファームウェア開発が可能

概要

FPGA ベースのプロトタイピングは、1 つまたは複数の FPGA を搭載したプラットフォームに ASIC RTL を実装/合成するプロセスです。プロトタイピングは、プリシリコン検証フローの一部としてテープアウト前に実施されますが、ソフトウェア開発用にはテープアウト後に可能です。プロトタイピング プラットフォームには、ターゲット ASIC で使用されるペリフェラルやメモリへのインターフェイスも含まれています。

ハードウェア検証と SW/FW 開発は、SoC の設計コストの大部分を占めています。プロトタイピング プロセスで、テープアウト前にハードウェアとソフトウェアの協調検証を実行することで、物理的なパーツが入手可能となる前にソフトウェアを起動して、カスタム機能を実装できます。また、ザイリンクスの Vivado®Design Suite を使用することで設計フローを最適化できます。これにより、コストとテープアウトのリスクが軽減し、生産性が向上して製品の迅速な市場投入が可能になります。

ザイリンクス FPGA ベースのプロトタイピンの利点:

  • 高性能 FPGA により、ターゲット デザインの検証が高速化
  • ボード スペース要件や複雑性を軽減
  • 柔軟な I/O が十分な接続性を持ったデバイスを実現
  • 高度なデバッグ、高速シミュレーション、インタラクティブなデザイン調整が可能

ザイリンクスは、Virtex®-7 2000T FPGAVirtex UltraScale™ VU440 FPGA を通して、大容量 FPGA 市場を牽引してきました。そして、16nm Virtex UltraScale+™ ファミリに世界最大容量を誇る Virtex UltraScale+ VU19P FPGA が追加され、3 世代に渡ってハイエンド製品分野をリードしています。

Virtex-7 2000T

SoC プロトタイピング向け

  • ロジック セル数: 200 万、トランジスタ数: 68 億
  • 12.5Gb/s シリアル トランシーバー、36 個
  • 46Mb ブロック RAM
  • I/O 数: 1,200
  • 第 1 世代目 SSI 技術

Virtex UltraScale VU440

20nm でデバイス集積度は 4 倍

  • ロジック セル数: 550 万、トランジスタ数: 200 億
  • 16.3Gb/s シリアル トランシーバー、48 個
  • 89Mb ブロック RAM
  • I/O 数: 1,456
  • 第 2 世代目 SSI 技術

Virtex UltraScale+ VU19P

業界最大容量の FPGA

  • ロジック セル数: 550 万、トランジスタ数: 200 億
  • 28Gb/s シリアル トランシーバー、80 個
  • 94.5Mb ブロック RAM
  • I/O 数: 2,072
  • 第 3 世代目 SSI 技術

 

資料
デザイン例

ザイリンクスの UltraScale™ アーキテクチャを使用することによって、ASIC プロトタイピング/エミュレーションの性能および統合性を飛躍的に向上させることができます。Virtex® UltraScale デバイスは、高いロジック容量、90% 以上のデバイス使用率、ASIC のようなクロッキング分配、強化された配線、ピンの多重化を行うための高速トランシーバーを利用できるため、デザインの分割数を減らしてシンプルなレイアウトを可能にします。この画期的なアーキテクチャは、ザイリンクスの Vivado® Design Suite で設計することで、最先端 ASIC および SoC プラットフォームのニーズに対応できる理想的なソリューションとなります。

ソリューションのまとめと利点

  • デバイス容量が非常に高いため、デザインの分割数が減少し、ボード レイアウトがシンプルになる
  • 強化された配線と Vivado Design Suite で相互に最適化することによって、90% 以上のデバイス使用率を達成できる
  • ASIC のようなクロッキング分配により、複雑な ASIC および SoC のクロック ツリーを効果的にマップできる
  • 高速トランシーバーが FPGA 間で効果的なピンの多重化接続を可能にし、次世代システムに求められる I/O インターフェイス要件をサポートする

UltraScale アーキテクチャの利点

  • 広い I/O 帯域幅
    • 1Tbps 以上のチップ間帯域幅が可能
    • 低レイテンシ トランシーバーによるチップ間の相互接続
  • 大容量データ フローおよび配線
    • ASIC 特有の高性能なワイド バスをサポート
  • ASIC のようなクロッキング
    • 複雑な SoC プロトタイピング向けに高い柔軟性を提供
  • システム性能
    • デバイスあたりの性能は 15~30% 向上
    • 分割数の減少により、3 倍向上
  • 電力管理
      システム全体の消費電力は最大 35% 削減
ブロック図