ザイリンクス Virtex UltraScale+ FPGA VCU1525 アクセラレーション開発キット
- パーツ番号: DK-U1-VCU1525-A-G
- リードタイム: 6 weeks
- デバイス サポート:
製品説明
Virtex® UltraScale+™ FPGA の高度な機能を活用するデータセンター アプリケーション開発者に理想的なキットです。この PCIe® 開発ボードは、ザイリンクスの SDAccel™ 開発環境で OpenCL™、C、C++、および RTL を使用した簡単なアプリケーション プログラミングをサポートするためのフレームワーク、ライブラリ、ドライバー、開発ツールと共に、クラウドおよびオンプレミスで利用できます。
主な機能と利点
- 演算集中型のアプリケーションに特化した再プログラム可能なハードウェア、特にライブ ビデオのトランスコーディング、データ解析、ゲノミクス、機械学習などの急成長市場をターゲットとする
- フルレングス、フルハイト フォーム ファクターのデュアル スロット PCIe に準拠
- 最大 225W 対応のボードを使用して、サーバー CPU の 10 ～ 100 倍の性能アクセラレーションを実現
- カスタム ボードをサポートする SDAccel プラットフォーム リファレンス デザイン
- OpenCL、C、C++、および RTL に対応する SDAccel™ 開発環境でサポート
- VU9P Virtex UltraScale+ FPGA
- 21 TOP (8 ビット整数精度)
- 346Mb オンチップ メモリ
- 64GB オンボード DDR4 DIMM メモリ
ザイリンクス デバイス
XCVU9P-L2FSGD2104E FPGA の特長
| システム ロジック セル (K) | 2,586 |
|---|---|
| DSP スライス | 6,840 |
| メモリ (Mb) | 345.9 |
| GTY 32.75Gb/s トランシーバー | 76 |
| I/O | 676 |
ボードについて
VCU1525 ボードの特長
メモリ
- 4 ～ 16GB DDR4 DIMM
電源と温度
- 能動冷却
- 225W の最大ダイナミック パワー ソーシング
- PCIe エッジ コネクタから最大 75W
- PCIe 補助電源コネクタからさらに最大 150W
コンフィギュレーション
- Micro USB ポートを使用して JTAG 経由での FPGA コンフィギュレーション
- QSPI コンフィギュレーション フラッシュ メモリ
通信とネットワーク
- 2 つの QSFP28 100G インターフェイス
- PCIe Gen3 x 16 または Gen4 x8 (エッジ コネクタを使用)
搭載されるザイリンクス デバイス
XCVU9P-L2FSGD2104E FPGA の特長
| システム ロジック セル (K) | 2,586 |
|---|---|
| DSP スライス | 6,840 |
| メモリ (Mb) | 345.9 |
| GTY 32.75Gb/s トランシーバー | 76 |
| I/O | 676 |
内容
VCU1525 ボード (XCVU9P-L2FSGD2104E)
Vivado® Design Suite: Design Edition バウチャー コード
ノードはロックされ、ターゲット デバイスは XCVU9P FPGA にロック (1 年間のアップデート付き)
USB Micro ケーブル
タイトル
日付
デザイン ツール
| 名称 | 詳細 | ライセンス タイプ |
|---|---|---|
| Vivado Design Suite Design Edition | ザイリンクスの Vivado® Design Suite は、FPGA および SoC を設計することを目的として開発された IP とシステムを中心とする新しいデザイン環境です。 | ノードはロックされ、ターゲット デバイスは XCVU9P FPGA にロック (1 年間のアップデート付き)。 パーシャル リコンフィギュレーションをサポート |
| SDAccel 開発環境 | SDAccel™ は、PCIe® ベースのザイリンクス FPGA アクセラレータ カードをターゲットとする OpenCL™ アプリケーション向けの開発環境です。この環境では、RTL デザインの知識がなくても、システム プロセッサと FPGA ロジックを同時にプログラミングすることができます。 | ノードはロックされ、ターゲット デバイスは XCVU9P FPGA にロック (1 年間のアップデート付き)。 |
| パーシャル リコンフィギュレーション | パーシャル リコンフィギュレーションは、パーシャル ビット ファイルをダウンロードしてロジック ブロックを動的に修正する機能で、そのほかロジックは中断せずにそのまま保持できます。ザイリンクスのパーシャル リコンフィギュレーション技術では、アクセラレータ ボードの機能をオンザフライで変更できるため、リローディング時にすべての PCIe リンクを再設定および再確立する必要がありません。 | ノードはロックされ、ターゲット デバイスは XCVU9P FPGA にロック (1 年間のアップデート付き)。 |
IP
| 名称 | 詳細 | ライセンス タイプ |
|---|---|---|
| DDR4 SDRAM Controller | DDR4 SDRAM コントローラーは、 Vivado IP カタログでは、無償 IP コアです。 | 無償 IP |
| DMA for PCI Express (PCIe) Subsystem | ザイリンクスの LogiCORE™ DMA for PCI Express (PCIe) は、PCI Express 3.x 統合ブロックで使用するための高性能で設定可能な Scatter Gather DMA を実装します。 この IP は、オプションで AXI4 または AXI4-Stream ユーザー インターフェイスを提供します。 | 無償 IP |
| ザイリンクス SmartConnect テクノロジ | ザイリンクスの SmartConnect テクノロジは、高集積で数百万個のシステム ロジック セルを含むデザインにおけるシステム レベルのインターコネクト ボトルネックを解消するため、UltraScale+™ デバイス ポートフォリオにかつてないレベルの性能向上をもたらします。 | 無償 IP |
| カスタム ボード サポート向け SDAccel プラットフォーム リファレンスデザイン | SDAccel のプロジェクトは、ターゲット プラットフォーム用にコンパイルされます。SDAccel プラットフォーム リファレンス デザインは、ボードおよびハードウェア/ソフトウェアの基礎構造コンポーネントで構成されており、HW/SW コンポーネントでは、OpenCL アプリケーションのカーネルが実行されます。 このリファレンス デザインは、プラットフォーム開発者が独自のカスタム PCIe ボードに SDAccel サポートを追加するためのスターティング ポイントとして使用することを目的としています。 | 無償 IP |
デフォルト
デフォルト
タイトル
日付